现在国内好像多用verilog，而且现在System verilog 也具有电路设计功能，而且SV也具有验证等功能，VHDL作为比较早的HDL，怎么就不进一步发展了呢?就因为它的语法与C差别大?
VHDL当然是有前途的，各种语言都有它的优点和不足，VHDL语言规则上是相当的苛刻，可对于一个好的程序员来说，这是必须的也不是不足为虑的
当然有前途。个人感觉也许是verilog比较容易上手，毕竟是工程师提出的语言，而vhdl是那些比较重视理论的科学家提出的。但是还是和地域习惯有关系。不同的地方习惯不同的语言。有的是vhdl，有的是verilog.另外，对于system verilog，个人感觉它比较适合于做verification，但是systemC比较适合做sw/hw codesign.
个人感觉在欧洲的半导体公司里使用VHDL的人还是很多的，而且在学校里教的也都是
我觉得语言无所谓，重要的设计思路。
反正设计思路对了，用那种语言都一样！
我是个菜鸟不是很懂但是看我的一些同事都是用VHDL，应该各有优缺点把
DDDDDDDDDDDDDDDDDD
大家都用一种语言不是很好吗?我们用verilog的.
个人也认为语言只是一种工具，可是现在好多资料，如一些EDA工具的例子、公司的培训资料使用的语言的等，书除外，大都是verilog的，VHDL的很少，在学习一些东西时，不得不学会verilog，以前一直用VHDL，
关键是数字电路功底，以及相关的专业知识
欧美的公司用的比较多. 相对于Verilog而言比较严谨. 上手比较慢.
有。 但如果在verilog/VHDL之间选择，请选择 verilog.
一种语言只要用的熟悉了，就不会感到麻烦了，VHDL也一样同时个人感觉VHDL相对来说规范一点，这也是学校一般用VHDL的原因吧
好象用verilog的多点吧
好象用verilog的多点吧
做设计一般两样都要懂啊,不然看不懂别人的代码也很麻烦的
环境决定选择阿，无论什么都要符合需求才可以
verilog好理解了,vhdl总的来说结构复杂,不过从vhdl转到verilog很容易的,
I like VHDL！
学校里教的都是vhdl
印象中老师讲过，使用verilog的人多，但是由于最初的HDL语言就是VHDL（美国军方的）。所以，VHDL目前来说是一种类似官方标准的语言，好像比较正式的文档或者文件交流都是以VHDL为标准来进行保存或者传递的。以前似乎听到这么个说法，不知对不对?
把这两种语言放在天平上，估计指针不会偏转。
无论VHDL还是Verilog都只是一种描述语言，就跟C及其他编程语言一样，各有优缺点的。FPGA的设计关键不在输入工具及描述语言，在系统设计建模。
好像較多人 用 verilog, 以前用 VHDL , 覺的 verilog 較好用
我们学校用vhdl
美国学校大多用vhdl.
肯定有的！
我用VHDL，但外面公司好像用verilog多些。
老大级人物intel已经宣布,将全面转向SystemVerilog ！VHDL有市场是因为开放的早！其实写写面向综合代码,两种语言有什么差别呢?可写验证呢！,VHDL一个字的评价就是"烦"！当然语言只是工具,工具再好,没有思想,废铁！
